PART 1 · 물질과 전기의 기초
전기란 무엇인가
모든 것은 원자, 그리고 전자에서 시작한다
반도체를 이해하려면 딱 하나만 먼저 잡으면 된다. "전기가 흐른다 = 전자가 움직인다." 이 한 문장이 강의 전체의 뿌리다.
⚛️ 원자의 구조
세상 모든 물질은 원자(atom)로 되어 있다. 원자는 가운데 원자핵(양성자+중성자, +전하)이 있고, 그 주위를 전자(electron)(−전하)가 돈다. 마치 태양(핵) 주위를 도는 행성(전자) 같다.
전자는 아무 데나 도는 게 아니라 정해진 껍질(궤도)에 층층이 들어간다. 그중 가장 바깥 껍질의 전자를 최외각 전자(valence electron)라 부른다. 화학 반응도, 전기가 통하느냐도 거의 전부 이 최외각 전자가 결정한다. 반도체의 주인공 실리콘은 최외각 전자가 4개다. 이 "4"를 기억해두자.
전기를 좌우
원자 모형 — 안쪽 전자는 핵에 단단히 묶여 있고, 바깥(초록) 최외각 전자가 얼마나 자유로운지가 전기를 좌우한다. (마우스를 올리면 더 빨라진다)
왜 "가장 바깥 껍질"만 중요할까? 핵에 가까운 안쪽 전자는 +전하의 핵이 강하게 끌어당겨 거의 못 움직인다. 반면 바깥 껍질 전자는 핵에서 멀어 인력이 약하고, 그래서 작은 자극(열·빛·전압)만 받아도 풀려날 수 있다. 즉 전기적 성질은 사실상 최외각 전자들의 사정이다. 각 껍질이 담을 수 있는 전자 수도 정해져 있어(첫 껍질 2개, 다음 8개…), 실리콘은 전자 14개 중 안쪽 10개가 차고 바깥에 4개가 남는다 — 이 "4"가 3장의 공유결합으로 이어진다.
💡 "전기가 흐른다"의 진짜 의미
금속선에 전압을 걸면 전구에 불이 들어온다. 이때 일어나는 일은, 금속 안의 자유전자들이 한 방향으로 우르르 떠밀려 이동하는 것이다. 이 전자의 흐름이 곧 전류다. 그래서 어떤 물질이 전기를 통하느냐는 결국 "움직일 수 있는 자유전자가 얼마나 있느냐"로 갈린다. 금속은 자유전자가 넘쳐서 잘 통하고, 고무는 전자가 꽉 묶여 있어 안 통한다.
전기가 통하느냐를 결정하는 것은?
에너지 밴드 이론
도체·부도체·반도체를 가르는 단 하나의 그림
왜 어떤 물질은 전기가 통하고 어떤 건 안 통할까? 이걸 깔끔하게 설명하는 게 에너지 밴드(energy band)이론이다. 비전공자와 한 걸음 더 들어간 사람을 가르는 분기점이니 천천히 보자.
🪜 전자는 "허락된 층"에만 있을 수 있다
전자가 가질 수 있는 에너지에는 허락된 구간(밴드)과 금지된 구간이 있다. 수많은 원자가 모여 고체가 되면, 전자들이 채워 넣는 두 개의 중요한 밴드가 생긴다.
이 두 층 사이의 빈 간격을 밴드갭(band gap)이라 한다. 전자가 아랫층(가전자대)에서 윗층(전도대)으로 점프하려면 이 밴드갭만큼의 에너지를 받아야 한다. 밴드갭의 크기가 물질의 운명을 결정한다.
아래(파랑)=가전자대, 위(초록)=전도대. 둘 사이 간격(밴드갭)이 모든 것을 가른다.
| 분류 | 밴드갭 | 전자 점프 | 예시 |
|---|---|---|---|
| 도체 | 없음/겹침 | 전자가 늘 자유 | 구리, 금, 알루미늄 |
| 반도체 | 작음 (실리콘 約 1.1 eV) | 열·빛·전압을 주면 점프 | 실리콘, 게르마늄 |
| 부도체 | 큼 (約 5 eV 이상) | 거의 불가능 | 고무, 유리, 다이아몬드 |
한 걸음 더
왜 "반쯤" 통하는 게 쓸모 있나? 도체는 항상 켜져 있어 스위치로 못 쓰고, 부도체는 항상 꺼져 있어 못 쓴다. 반도체는 평소엔 안 통하다가 전압을 주면 통하게 만들 수 있다. 즉 "켜고 끄는 스위치"를 만들 수 있다. 디지털 세상의 0과 1이 여기서 태어난다. 단위 eV(전자볼트)는 전자 하나가 갖는 아주 작은 에너지의 단위라고만 알아두면 충분하다.실리콘이 스위치 재료로 좋은 이유는?
실리콘과 결정 구조
왜 하필 실리콘인가
반도체 재료 후보는 여럿이지만, 산업의 99%는 실리콘(Si)이다. 이유와, 순수 실리콘이 왜 그 자체로는 "심심한" 물질인지 보자.
🏖️ 흔하고, 싸고, 안정적이다
실리콘은 모래·암석의 주성분으로 지각에서 산소 다음으로 흔하다(약 28%). 게다가 표면에 산화막(SiO₂)이 자연스럽게 잘 생기는데, 이 산화막이 훌륭한 절연체라 회로를 나누는 벽으로 쓰기 좋다. 흔하고 싸고 다루기 좋은 "삼박자"가 맞아 표준이 되었다.
🔗 공유결합과 진성 반도체
실리콘은 최외각 전자가 4개(2장에서 기억해 둔 그 숫자). 옆 실리콘 원자들과 전자를 하나씩 나눠 가지는 공유결합으로, 8개를 채운 듯 안정된 격자(결정)를 만든다. 이렇게 불순물 없는 순수 실리콘을 진성 반도체(intrinsic)라 한다.
문제는, 이 상태에서는 전자가 전부 결합에 묶여 있어 전기가 거의 안 통한다는 것. 마치 모두가 손을 꽉 잡고 있어 아무도 움직일 수 없는 상태다. 그래서 순수 실리콘은 그 자체로는 쓸모가 적다. 여기에 "장난"을 쳐야 비로소 쓸모가 생긴다. 그 장난이 다음 장의 도핑이다.
진성(순수) 실리콘 격자. 안정적이지만 전기는 거의 안 통한다.
한 걸음 더 · 왜 게르마늄도 GaAs도 아닌 실리콘인가
밴드갭만 보면 후보가 여럿이다. 초기엔 게르마늄(Ge)을 썼지만 밴드갭이 너무 작아 열에 약했고(쉽게 새어 흐름), 결정적으로 좋은 산화막이 안 생긴다. 갈륨비소(GaAs)는 전자가 더 빨라 고주파엔 유리하지만 비싸고 큰 웨이퍼를 만들기 어렵다. 실리콘이 이긴 진짜 이유는 성능이 아니라 SiO₂라는 거의 완벽한 천연 절연막이다 — 게이트 아래 절연층(6장)이 공짜로 깔끔하게 생기니, 트랜지스터를 대량으로 안정되게 찍어낼 수 있다. "가장 좋은 재료"가 아니라 "가장 다루기 좋은 재료"가 표준이 된 셈이다.한 가지 더 — 칩에 쓰는 실리콘은 그냥 모래가 아니라 불순물이 10억분의 1 수준인 초고순도 단결정이다. 녹인 실리콘에 씨앗 결정을 담가 천천히 돌려 뽑아 올리면(초크랄스키 공정) 원자들이 한 방향으로 가지런히 정렬된 거대한 기둥(잉곳)이 자란다. 이걸 얇게 썰어 거울처럼 연마한 게 웨이퍼다. 결정이 조금만 흐트러져도 회로가 망가지므로, "가지런함"과 "깨끗함"이 곧 품질이다(10장).
PART 2 · 소자의 물리
도핑과 캐리어
불순물을 일부러 섞어 성질을 만든다
반도체 기술의 진짜 시작점. 순수 실리콘에 다른 원소를 미량 섞는 것을 도핑(doping)이라 한다. 백만 개 중 한 개꼴의 극소량인데, 이걸로 전기 성질이 완전히 바뀐다.
➕ N형 반도체: 전자가 남는다
실리콘(최외각 4개)에 최외각 전자가 5개인 원소(인 P, 비소 As)를 섞으면, 공유결합에 4개만 쓰고 전자 1개가 남는다. 이 남는 전자는 자유롭게 돌아다닐 수 있어 전기를 나른다. 음(Negative)전하인 전자가 캐리어라서 N형이라 한다.
➖ P형 반도체: 자리가 빈다 (정공)
반대로 최외각 전자가 3개인 원소(붕소 B)를 섞으면 결합에 전자가 하나 모자라 "빈 자리"가 생긴다. 이 빈 자리를 정공(hole)이라 부른다. 옆 전자가 빈 자리로 옮겨가면, 빈 자리가 반대 방향으로 이동하는 것처럼 보인다. 즉 정공은 양(Positive)전하를 띤 입자처럼 움직인다. 그래서 P형.
도핑으로 '전자가 남는 N형'과 '자리가 비는 P형'을 만든다. 둘 다 전기를 나르지만 부호가 반대.
한 걸음 더 · 다수·소수 캐리어와 도핑의 위력
도핑은 양이 핵심이다. 실리콘 원자는 1cm³에 약 5×10²²개인데, 도핑은 보통 그중 10¹⁵~10¹⁹개(즉 백만~천만 분의 일)만 불순물로 바꾼다. 이 극소량이 전도도를 수백만 배 끌어올린다. N형에서는 전자가 압도적으로 많아다수 캐리어, 정공은 소수 캐리어가 되고, P형은 그 반대다. 이 "다수가 무엇이냐"가 5장에서 두 조각을 붙일 때 어떤 일이 벌어지는지를 결정한다. 같은 자리에 인(N)을 진하게 박았다가 붕소(P)를 더 진하게 덮으면 성질을 뒤집을 수도 있어, 이 농도 조절이 곧 회로 설계의 물리적 실체다.학부 수준 · 전류의 두 메커니즘: 드리프트와 확산
캐리어가 전류를 만드는 길은 둘이다. ① 드리프트(drift) — 전기장 E가 있으면 캐리어가 휩쓸려 흐른다. 전류밀도 J = q·n·μ·E(n=캐리어 농도, μ=이동도). ② 확산(diffusion) — 농도가 불균일하면 많은 쪽에서 적은 쪽으로 퍼진다(Fick 법칙, J ∝ −dn/dx). 둘을 잇는 다리가 아인슈타인 관계 D/μ = kT/q다. 이동도 μ는 전자가 정공보다 약 2~3배 커서 NMOS가 PMOS보다 빠르다 — CMOS에서 PMOS를 더 넓게 그려 균형을 맞추는 이유다. 또 도핑을 높이면 캐리어 수 n은 늘지만 불순물 산란이 심해져 μ는 떨어지는 트레이드오프가 있다.N형과 P형의 캐리어(전기 나르는 주체)는 각각?
PN 접합과 다이오드
전기를 한 방향으로만 흐르게
N형과 P형을 딱 붙이면 마법 같은 일이 벌어진다. 전기가 한 쪽으로만 흐르는 부품, 즉 다이오드가 된다. 모든 반도체 소자의 가장 기본 단위다.
🚧 경계에 생기는 "공핍층"
P형(정공 많음)과 N형(전자 많음)을 붙이면, 경계에서 전자와 정공이 만나 서로 메워진다(재결합). 그 결과 경계 부근에는 캐리어가 사라진 공핍층(depletion region)이라는 일종의 "장벽"이 생긴다. 이 장벽이 함부로 전류가 흐르지 못하게 막는다.
🔋 방향이 전부다
PN 접합(순방향) — P의 정공(보라 고리)과 N의 전자(파란 점)가 경계로 밀려와 만나 사라진다(재결합). 한 방향으로만 전류가 흐르는 다이오드. (마우스를 올리면 빨라진다)
왜 한 방향으로만 흐를까? 순방향(P에 +, N에 −)으로 걸면 양쪽 캐리어가 경계로 떠밀려 공핍층이 얇아지고 전류가 흐른다(위 그림). 반대로 역방향(P에 −, N에 +)으로 걸면 캐리어가 경계에서 멀어져 공핍층이 더 두꺼워지고 전류가 막힌다. 즉 다이오드는 전압 방향으로 장벽 두께를 조절하는 전기 밸브다. 단, 역방향 전압을 너무 높이면 어느 순간 장벽이 무너져 갑자기 통하는 항복(breakdown)이 일어난다 — 이걸 거꾸로 이용한 게 전압을 일정하게 잡아주는 제너 다이오드다.
한 걸음 더
다이오드의 쓰임. 한 방향만 통과시키는 성질로 교류를 직류로 바꾸는 정류, 역전류 방지 등에 쓴다. LED도 다이오드의 일종이다(전류가 흐를 때 빛을 냄, Light Emitting Diode). 그리고 PN 접합을 두 번 겹치면 다음 장의 트랜지스터가 된다.학부 수준 · PN 접합을 수식으로
경계엔 저절로 전위 장벽이 생긴다 — 내부 전위(built-in potential) V_bi = (kT/q)·ln(N_A·N_D / n_i²)로, 실리콘에선 대략 0.7V다. 공핍층 폭은 W ∝ √(V_bi − V)라, 역방향 전압을 키우면 공핍층이 넓어진다(이 가변 정전용량을 이용한 게 버랙터 다이오드). 그리고 그 유명한 다이오드 방정식 I = I_s·(exp(qV/kT) − 1) — 순방향에선 전압에 지수적으로 폭증하고 역방향에선 −I_s로 막힌다. 여기 등장하는 열전압 kT/q ≈ 26mV(상온)는 거의 모든 반도체 수식에 나오는 기본 상수다.공핍층이 하는 일은?
트랜지스터 (MOSFET)
전기로 켜고 끄는 스위치, 칩의 심장
드디어 주인공. 현대 칩의 99%는 MOSFET이라는 트랜지스터로 되어 있다. 이름은 무섭지만 하는 일은 단순하다. "게이트에 전압을 주면 켜지는 스위치."
🔧 MOSFET의 4개 부품
MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)은 이름 그대로 금속-산화막-반도체 구조다. 핵심 부위는 네 개다.
| 부위 | 역할 (수도 비유) |
|---|---|
| 소스 (Source) | 전자가 들어오는 입구. 물이 들어오는 수도관. |
| 드레인 (Drain) | 전자가 나가는 출구. 물이 나가는 수도관. |
| 게이트 (Gate) | 그 사이 통로를 여닫는 수도꼭지 손잡이. 여기에 전압을 준다. |
| 채널 (Channel) | 소스↔드레인 사이, 전류가 지나가는 길. 게이트가 이 길을 열고 닫는다. |
⚡ 어떻게 켜지나 (Field Effect)
게이트와 채널 사이에는 아주 얇은 산화막(절연체)이 끼어 있다. 게이트에 +전압을 주면, 절연막 너머 반도체 표면으로 전자들이 끌려와 모인다. 이 모인 전자들이 소스와 드레인을 잇는 다리(채널)를 만들어 전류가 흐른다. 전압을 떼면 다리가 사라져 전류가 끊긴다. 전압의 "전기장(Field)"으로 통로를 제어한다고 해서 전계효과(Field Effect)다.
MOSFET — 게이트에 +전압을 주면 소스↔드레인 사이에 채널이 열려 전자(파란 점)가 흐른다. 전압을 떼면 흐름이 끊긴다. (마우스를 올리면 전류가 빨라진다)
한 가지 짚어둘 것 — 게이트는 통로에 직접 닿지 않는다. 게이트와 채널 사이의 얇은 산화막이 둘을 갈라놓고 있어 게이트로는 전류가 (거의) 흐르지 않는다. 게이트는 오직 전기장으로 멀리서 채널을 "당겨" 만들 뿐이다. 이게 MOSFET이 전력을 거의 안 먹는 이유이고, 동시에 산화막을 극도로 얇게(요즘은 원자 몇 층 두께) 만들어야 하는 이유다 — 너무 얇으면 전자가 막을 뚫고 새는 터널링 누설이 생긴다(14장).
한 걸음 더 · BJT와 N/P채널
트랜지스터엔 옛날부터 쓰던 BJT(바이폴라)도 있지만, 디지털 칩은 전력을 적게 먹는 MOSFET이 표준이다. MOSFET도 채널 종류에 따라 NMOS(전자로 동작, +전압에 켜짐)와 PMOS(정공으로 동작, −전압에 켜짐)로 나뉜다. 이 둘을 짝지은 게 다음 장의 CMOS다.학부 수준 · MOSFET I–V 특성
게이트 전압이 문턱 V_th를 넘으면(V_GS > V_th) 채널이 열린다. ① 선형(트라이오드) 영역(V_DS 작을 때): I_D ≈ μ·C_ox·(W/L)·(V_GS − V_th)·V_DS — 저항처럼 동작. ② 포화 영역(V_DS ≥ V_GS − V_th): I_D ≈ ½·μ·C_ox·(W/L)·(V_GS − V_th)² — 전류가 (V_GS−V_th)의 제곱에 비례하고 V_DS엔 거의 무관(정전류원처럼). 여기서 C_ox는 게이트 산화막의 단위면적 정전용량, W/L은 채널 폭/길이 비다. 산화막을 얇게(C_ox↑) 하거나 채널을 넓게(W↑) 하면 같은 전압에 더 센 전류가 흐른다. 디지털 스위치는 차단(OFF)↔포화(ON)를 오가고, 트랜스컨덕턴스 gm = ∂I_D/∂V_GS가 "게이트가 전류를 얼마나 세게 조이나"를 나타낸다.게이트는 전류 통로에 직접 닿아 있을까?
CMOS와 논리 게이트
스위치 두 개로 "생각"을 시작하다
트랜지스터 하나는 스위치일 뿐이다. 이걸 영리하게 짝지으면 논리(logic)가 생긴다. 현대 칩의 표준 방식이 CMOS다.
🤝 CMOS: NMOS + PMOS 콤비
CMOS(Complementary MOS)는 NMOS와 PMOS를 상보적으로(한쪽이 켜지면 한쪽은 꺼지게) 짝지은 구조다. 이 방식의 결정적 장점은 전환되는 순간 외엔 전류가 거의 안 흐른다는 것. 즉 전력을 거의 안 먹는다. 손톱만 한 칩에 수백억 개를 넣고도 녹지 않는 비결이 바로 이것이다.
🔢 0과 1, 그리고 논리 게이트
전압이 높으면 1, 낮으면 0. 트랜지스터를 조합해 입력 0/1에 대해 정해진 0/1을 내놓는 논리 게이트를 만든다. 이게 모든 계산의 알파벳이다.
| 게이트 | 의미 | 예 (입력→출력) |
|---|---|---|
| NOT | 반대로 뒤집기 | 1 → 0 |
| AND | 둘 다 1이어야 1 | 1,1 → 1 / 1,0 → 0 |
| OR | 하나만 1이어도 1 | 1,0 → 1 / 0,0 → 0 |
| NAND | AND의 반대 (만능 게이트) | 1,1 → 0 / 그 외 → 1 |
놀랍게도 NAND 게이트 하나만으로 다른 모든 게이트를 만들 수 있다. 그래서 NAND는 디지털 회로의 "만능 벽돌"로 불린다.
한 걸음 더 · NOT 게이트 하나로 보는 CMOS의 마법
가장 단순한 CMOS 회로인 인버터(NOT)는 PMOS 하나와 NMOS 하나를 위아래로 쌓은 것이다. 입력이 0(낮음)이면 위쪽 PMOS만 켜져 출력을 전원(+)에 연결 → 출력 1. 입력이 1이면 아래쪽 NMOS만 켜져 출력을 접지(0)에 연결 → 출력 0. 핵심은 두 트랜지스터가 동시에 켜지는 일이 (거의) 없다는 것 — 그래서 전원에서 접지로 곧장 새는 길이 없다. 전류는 0↔1로 바뀌는 찰나에만 잠깐 흐른다(스위칭 전력). 그래서 칩의 동적 전력은 대략 "스위칭 횟수 × 클럭"에 비례하고, 가만히 있을 땐 거의 0이다. 이 우아함 덕분에 손톱만 한 칩에 수백억 개를 넣고도 녹지 않는다(가만히 있어도 새는 누설 전력 이야기는 14·17장).학부 수준 · CMOS의 전력·지연·잡음 여유
동적 전력 P_dyn = α·C·V_DD²·f (α=스위칭 활동률, C=부하 용량, f=클럭). 전압의 제곱에 비례하므로 V_DD를 낮추는 게 전력 절감의 왕도였다(그러나 V_th 때문에 한계, 9·14장). 전파 지연 t_pd ∝ C·V_DD / I_on — 더 센 구동 전류(I_on)와 더 작은 용량(C)이 빠른 칩을 만든다. 또 CMOS는 출력이 전원이나 접지에 딱 붙어 흔들리지 않아 잡음 여유(noise margin)가 크다 — 0/1이 어지간한 잡음·전압 변동에도 안 뒤집힌다. 디지털이 아날로그보다 견고하고 미세화에 잘 버티는 근본 이유다.PART 3 · 칩에서 시스템으로
논리에서 컴퓨터·메모리로
게이트가 모여 CPU와 기억장치가 된다
논리 게이트만으로 어떻게 계산하고 기억까지 할까? 칩이 크게 연산(로직)과 기억(메모리) 두 갈래로 나뉘는 이유를 보자.
➕ 계산: 게이트 → 가산기 → CPU
AND·OR·NOT 몇 개를 조합하면 1비트 덧셈기가 된다. 이걸 여러 개 이으면 큰 수 덧셈, 곱셈, 비교가 가능해진다. 여기에 "명령을 순서대로 실행하는 제어 회로"를 붙이면 CPU/GPU가 된다. 결국 컴퓨터의 모든 연산은 0과 1의 논리 연산으로 환원된다.
💾 기억: 두 종류의 메모리
로직만으론 결과를 저장 못 한다. 그래서 메모리가 따로 있다. 크게 두 종류이며, 한국 반도체 산업(삼성·SK 하이닉스)의 주력이 바로 이 분야다.
| 종류 | 특징 | 구조 | 쓰임 |
|---|---|---|---|
| DRAM (램) | 빠름. 전원 끄면 사라짐(휘발성) | 트랜지스터 1 + 축전기 1 | 작업용 단기기억 (책상 위) |
| NAND 플래시 | 느림. 전원 꺼도 유지(비휘발성) | 전하를 가두는 특수 트랜지스터 | 장기 저장 SSD/USB (책장) |
한 걸음 더 · 로직 vs 메모리
시스템 반도체(로직)는 CPU, GPU, AP(스마트폰 두뇌) 등 "연산·제어"를 한다. 설계 난이도가 높고 종류가 다양하다(파운드리·팹리스 영역). 메모리는 같은 구조를 빽빽이 반복해 대량 생산하며, 미세화·집적도 경쟁이 핵심이다. AI 시대엔 GPU와 HBM(고대역폭 메모리, 12장)이 함께 폭발적으로 성장 중이다.미세화와 무어의 법칙
작게, 더 작게: 원자에 다가서는 싸움
반도체 산업의 60년 역사는 한마디로 "트랜지스터를 더 작게 만드는 경쟁"이었다. 왜, 그리고 어떻게 작게 만드는지, 그리고 그 한계를 본다.
📉 왜 작게 만드나
트랜지스터가 작아지면 세 가지가 좋아진다. ① 같은 면적에 더 많이 넣어 성능↑ ② 전자 이동거리가 짧아 더 빠르고 ③ 전력을 덜 먹는다. 이 선순환이 스마트폰을 슈퍼컴퓨터로 만들었다.
📏 "nm 공정"이라는 단위
회로 선폭을 나노미터(nm)로 표기한다. 1nm = 10억분의 1m. "3nm 공정"은 그만큼 미세하다는 뜻이다(다만 요즘 노드 숫자는 정확한 물리 치수라기보다 세대를 나타내는 마케팅 명칭에 가깝다). 얼마나 작은지 감을 잡아보자.
🏗️ 구조 진화: 평면 → FinFET → GAA
너무 작아지자 평평한(planar) 트랜지스터는 게이트가 채널을 제대로 못 잡아 전류가 새기 시작했다. 그래서 구조 자체를 바꿔왔다.
| 세대 | 구조 | 핵심 |
|---|---|---|
| Planar | 평면형 | 게이트가 채널 위 한 면만 덮음 (옛 방식) |
| FinFET | 지느러미형 | 채널을 세워 게이트가 3면을 감쌈. 약 22nm부터 도입 |
| GAA (나노시트) | 전면 포위형 | 게이트가 채널을 4면 전부 감쌈. 3nm 이하 최신 세대 |
핵심 흐름: 게이트가 채널을 더 많이 감쌀수록 전류 누설을 잘 막는다. 한 면 → 세 면 → 네 면으로 진화한 것 (왜 그래야 하는지는 14장에서 더 깊이 본다).
한 걸음 더 · 무어의 법칙과 데나드 스케일링은 다르다
흔히 뭉뚱그리지만 두 가지다. 무어의 법칙은 "트랜지스터 수가 2년마다 2배"라는 경제적 관찰이고, 그 공짜 보너스를 준 게 데나드 스케일링(1974)이다 — 트랜지스터를 작게 만들면 전압도 같이 낮출 수 있어 전력 밀도가 일정하게 유지된다는 물리 법칙. 덕분에 2000년대 중반까지는 미세화 = 자동으로 더 빠르고 시원한 칩이었다. 그런데 ~2005년경 전압을 더는 못 낮추게 되면서(누설 때문에) 데나드 스케일링이 깨졌다. 그때부터 "작아져도 더 빨라지진 않는" 시대가 됐고, 그 출구가 바로 병렬화(17장)다. 또 오늘날 "3nm"는 실제 트랜지스터 치수가 아니라 세대를 가리키는 마케팅 이름에 가깝다 — 실제 게이트 길이는 그보다 훨씬 크다.학부 수준 · 미세화의 숨은 적, 배선 RC 지연
트랜지스터는 빨라졌는데, 이들을 잇는 구리 배선이 만드는 RC 지연(저항 R × 정전용량 C)이 점점 전체 속도를 지배한다. 선이 가늘고 길수록 R↑, 인접 선과 가까울수록 C↑ — 미세화가 둘 다 악화시킨다(지연 ∝ RC). 그래서 R을 줄이려 알루미늄→구리 배선으로 바꾸고, C를 줄이려 low-k 절연체를 쓰고, 한 평면에 다 못 넣어 수십 층으로 쌓는다. "게이트 지연 < 배선 지연"이 된 지 오래라, 현대 설계의 진짜 싸움은 연산이 아니라 신호를 어떻게 빨리 옮기느냐다(17장 메모리 월과 같은 결).어떻게 만드나 · 8대 공정
모래 원판에 1,000번 그리고 깎고 쌓기
설계가 끝난 칩을 실제로 만드는 과정. 웨이퍼 위에 회로를 그리고, 깎고, 쌓기를 수백~수천 번 반복한다. 크게 8단계로 나눠 본다.
💡 한 단계만 더 깊이: 노광(EUV)
포토 공정에서 더 미세한 패턴을 그리려면 더 짧은 파장의 빛이 필요하다. 최신 공정은 파장 13.5nm의 EUV(극자외선)를 쓴다. 이 빛을 다루는 장비를 만드는 회사가 사실상 ASML 하나뿐이라, 네덜란드 ASML이 반도체 패권의 핵심에 있다.
한 걸음 더 · 먼지 한 톨이 칩을 죽인다
이 모든 공정은 클린룸에서 일어난다. 회로 선폭이 나노미터인데 머리카락은 8만 nm, 담배 연기 입자도 수백 nm다 — 먼지 한 톨이 회로 위에 떨어지면 그 자리 칩은 그대로 불량이다. 그래서 최첨단 팹의 공기는 일반 사무실보다 입자가수만~수십만 배 깨끗하고(ISO 1~3등급), 사람은 방진복으로 온몸을 감싼다. 그런데도 결함은 생기므로 매 층마다검사(7번)가 들어가는 것이다. 수백 단계 중 한 층만 어긋나도 그 위에 쌓은 모든 게 헛수고가 되니, 일찍 잡을수록 돈을 아낀다 — 이 "조기 발견의 경제학"이 11장 검사의 존재 이유다.학부 수준 · 노광 해상도의 공식
얼마나 작게 그릴 수 있나는 한 식으로 요약된다 — 해상도 = k₁·λ / NA. λ=빛의 파장, NA=렌즈 개구수(빛을 모으는 능력), k₁=공정 상수(이론 하한 ≈ 0.25). 더 작게 그리려면 ① λ↓(193nm → EUV 13.5nm) ② NA↑(렌즈를 키움 — High-NA EUV) ③ k₁↓(공정 기교). 그런데 동시에 초점 심도 DOF ∝ λ/NA²는 줄어들어 웨이퍼 평탄도·정렬이 가혹해진다. EUV 이전엔 193nm로 한계를 넘으려 같은 층을 여러 번 찍는 멀티 패터닝(LELE 등)을 썼는데 공정 수·비용·오버레이 부담이 컸다 — EUV가 이를 단번에 덜어준 이유다.검사·계측
"제대로 만들어졌는가"를 보는 눈
칩을 만드는 게 아니라 만든 것이 정상인지 판정하는 분야다. 컴퓨터 비전과 가장 직접 맞닿는 영역이라 따로 한 장을 할애한다.
🔍 검사 vs 계측, 정확히 다르다
📊 왜 "공정 제어(Process Control)"인가
검사·계측의 진짜 목적은 단순히 불량을 골라내는 게 아니라, 그 데이터를 공정에 피드백해 불량 원인을 잡는 것이다. "이 단계에서 자꾸 결함이 난다 → 장비를 조정하라." 그래서 이 분야를 Process Control(공정 제어)이라 부른다. 검사 데이터를 AI로 분석해 수율을 올리는 소프트웨어까지가 한 묶음이다.
한 걸음 더 · 검사 기술 키워드
광학 검사(optical)는 빛으로 빠르게 넓은 면을 보고, 전자빔 검사(e-beam)는 느리지만 더 미세한 결함까지 본다. 오버레이(overlay)는 여러 층이 정확히 겹쳐졌는지 보는 계측이다. 공통 과제는 속도(throughput) vs 정확도(sensitivity)의 균형 — 빠르게 다 보려면 놓치고, 다 잡으려면 느려진다.PART 4 · 산업과 마무리
후공정과 첨단 패키징
이제는 "어떻게 붙이느냐"가 성능을 가른다
미세화가 한계에 다다르자, 새 돌파구로 떠오른 게 패키징이다. 칩을 더 작게 만드는 대신, 여러 칩을 똑똑하게 붙여 성능을 끌어올린다. AI 시대의 숨은 주역이다.
📦 패키징이란
완성된 칩(다이)을 외부 충격·습기에서 보호하고, 바깥 회로기판과 전기적으로 연결하는 과정이다. 옛날엔 그냥 "포장"이었지만, 지금은 성능을 좌우하는 핵심 기술이 됐다. 이 분야를 후공정(back-end)이라 한다.
🧩 칩렛 (Chiplet)
거대한 칩 하나를 한 번에 완벽히 만들긴 점점 어렵다(불량 확률↑, 비용↑). 그래서 기능별로 작은 칩(칩렛)을 따로 만들어 레고처럼 붙이는 방식이 떠올랐다. 좋은 부품만 골라 조립하니 수율도 좋고 유연하다. AMD, 인텔, 애플 등이 적극 채택 중이다.
🏢 HBM (고대역폭 메모리)
AI는 막대한 데이터를 GPU에 빠르게 공급해야 한다. 그래서 메모리(DRAM)를 수직으로 층층이 쌓고(3D 적층) GPU 바로 옆에 붙인 게 HBM이다. 데이터가 오가는 "고속도로 폭(대역폭)"이 압도적이라, 엔비디아 AI 가속기의 필수 부품이 됐다. SK하이닉스·삼성이 이 시장을 주도한다.
평면 나열에서 수직 적층으로. 칩을 쌓고 붙이는 기술이 곧 성능이 되는 시대.
한 걸음 더 · 2.5D, 인터포저, TSV (AI 칩의 실제 구조)
엔비디아 AI 가속기 같은 첨단 칩은 사실 2.5D 패키징이다. GPU 다이와 HBM 메모리 더미를 인터포저라는 작은 실리콘 받침판 위에 나란히 올리고, 그 안에 머리카락보다 가는 수천~수만 가닥의 배선을 깔아 초고속으로 잇는다(TSMC의CoWoS가 대표). HBM 자체는 진짜 3D로, DRAM 칩들을 위로 쌓고 TSV(실리콘 관통 전극)—칩을 수직으로 뚫는 전선—로 층층이 연결한다. 즉 "옆으로 빨리(2.5D 인터포저) + 위로 빽빽이(3D TSV)"를 합친 게 오늘날 AI 하드웨어의 물리적 실체다. 연결 지점이 수만 개라 하나만 틀어져도 불량이고, 그래서 후공정 검사가 결정적이다.산업 생태계
누가 무엇을 하고, 누가 돈을 버는가
반도체는 한 회사가 다 못 한다. 극도로 분업화된 글로벌 사슬이다. 큰 그림을 잡아두면 뉴스도 이해된다.
| 역할 | 하는 일 | 대표 기업 |
|---|---|---|
| 팹리스 (설계) | 공장 없이 칩을 설계만 함 | 엔비디아, 퀄컴, 애플, AMD |
| 파운드리 (제조) | 남의 설계를 위탁 생산 | TSMC, 삼성, 인텔 |
| IDM (설계+제조) | 설계부터 제조까지 직접 | 인텔, 삼성, SK하이닉스 |
| 메모리 | DRAM·NAND 대량 생산 | 삼성, SK하이닉스, 마이크론 |
| 장비 | 제조·검사 기계 제작 | ASML(노광), AMAT·Lam(증착·식각), KLA(검사) |
| 소재·EDA | 웨이퍼·소재·화학·설계 SW | 신에쓰, 시높시스/케이던스 |
⚖️ 장비 4강과 검사의 자리
제조 장비는 사실상 ASML(노광) · Applied Materials(증착·식각) · Lam Research(식각) · KLA(검사·계측) 4강이 나눠 가진다. 그중 검사·계측은 거의 독점적이다(광학 웨이퍼 검사 점유율 85% 이상, 공정 제어 전체 56% 이상). 화려하진 않지만 없으면 공장이 멈추는 위치다. KLA 노트에서 자세히 →
한 걸음 더 · 왜 이렇게 잘게 쪼개졌나 (분업의 경제학)
최신 팹 하나를 짓는 데 200억 달러가 넘고, EUV 노광기 한 대가 2~3억 달러다. 어느 회사도 설계·제조·장비· 소재를 다 잘할 수 없으니 극단적으로 분업했다. 설계만 하는 팹리스(엔비디아)는 공장 없이도 최고 칩을 만들고,파운드리(TSMC)는 남의 설계를 받아 천문학적 설비로 찍어낸다. 이 구조의 급소가 두 곳 있다 — 노광은 사실상 ASML 독점, 최첨단 제조는 사실상 TSMC에 쏠려 있어, 한 곳만 멈춰도 전 세계가 흔들린다. 그래서 반도체가 경제 안보·지정학의 한복판에 서 있는 것이다.PART 5 · 핵심 심화
트랜지스터 심화
스위치는 사실 "깔끔하게" 켜지지 않는다
6장에서 트랜지스터를 "켜고 끄는 스위치"라 했다. 맞다. 하지만 실제 동작엔 미묘한 디테일이 있고, 그 디테일이 미세화가 왜 그렇게 어려운지를 설명한다. 여기를 이해하면 FinFET·GAA가 왜 등장했는지 진짜로 알게 된다.
🎚️ 문턱전압 (Threshold Voltage, Vth)
게이트 전압을 조금씩 올린다고 채널이 바로 열리지 않는다. 어느 문턱값(Vth)을 넘어야 비로소 채널이 형성되고 전류가 흐른다. 수도꼭지로 치면 "손잡이를 일정 각도 이상 돌려야 물이 나오기 시작"하는 것. 이 Vth가 트랜지스터 설계의 핵심 숫자다.
- · Vth가 너무 높으면: 켜는 데 큰 전압 필요 → 느리고 전력 낭비.
- · Vth가 너무 낮으면: 꺼야 할 때도 살짝 새어 흐름 → 누설(leakage).
📈 세 가지 동작 영역
| 영역 | 조건 | 상태 |
|---|---|---|
| 차단 (Cut-off) | 게이트 전압 < Vth | 채널 없음 → OFF (이상적으론 전류 0) |
| 선형 (Linear) | Vth 막 넘김 | 채널 열림, 드레인 전압에 비례해 전류 증가 |
| 포화 (Saturation) | 충분히 켜짐 | 전류가 거의 일정. 디지털 스위치의 "확실한 ON" |
디지털 회로는 차단(0)과 포화(1) 두 끝만 빠르게 오간다. 그 사이를 얼마나 빨리 건너뛰느냐가 칩 속도를 좌우한다.
💧 누설과 단채널 효과: 미세화의 진짜 적
트랜지스터를 작게 만들면 소스와 드레인이 너무 가까워진다. 그러면 게이트가 "끄라"고 명령해도 전자가 슬금슬금 새어 흐른다. 이것이 단채널 효과(short-channel effect)와 누설전류(leakage)다. OFF인데도 전류가 흐르니, 칩 전체로는 가만히 있어도 전기를 먹고 열이 난다.
채널이 짧아질수록 게이트의 통제력이 약해진다. 그래서 게이트가 채널을 더 감싸는 구조(FinFET→GAA)가 필요해졌다.
한 걸음 더 · 동적 전력 vs 정적 전력
칩이 쓰는 전력은 둘로 나뉜다. 동적 전력(스위칭할 때 쓰는 것, 클럭·활동량에 비례)과 정적 전력(가만히 있어도 누설로 새는 것). 미세화로 정적 전력(누설)이 커진 것이 "클럭을 더 못 올리는" 이유 중 하나다(17장).학부 수준 · 누설을 수식으로 (60mV/decade·DIBL·터널링)
OFF 상태에서도 전류는 0이 아니라 게이트 전압에 지수적으로 변한다(서브문턱 영역). 이 전류를 10배 줄이는 데 필요한 전압이 서브문턱 스윙 S = (kT/q)·ln10 ≈ 60mV/decade(상온 이론 하한)다. 이 벽 때문에 동작 전압을 무한정 못 낮춘다. 채널이 짧아지면 드레인 전압이 채널의 장벽을 끌어내리는 DIBL(Drain-Induced Barrier Lowering)로 V_th가 떨어져 누설이 더 샌다. 게다가 산화막이 원자 몇 층까지 얇아지면 전자가 막을 양자 터널링으로 통과해 게이트 누설까지 생긴다 — 그래서 SiO₂ 대신 유전율 높은 high-k(HfO₂)+메탈 게이트로 바꿔, 물리적으로는 두껍게(터널링↓) 두면서 전기적으로는 얇게(C_ox↑) 만드는 묘수를 썼다(45nm 이후).왜 트랜지스터를 무작정 작게 못 만드나?
메모리 심화
DRAM은 왜 "새고", NAND는 왜 "쌓는가"
8장에서 DRAM과 NAND를 책상·책장에 비유했다. 이제 셀 하나가 실제로 어떻게 0과 1을 저장하는지, 그리고 한국 반도체의 주력 기술이 왜 여기에 집중되는지 들여다본다.
🪣 DRAM: 트랜지스터 1개 + 축전기 1개
DRAM 셀은 1T1C, 즉 트랜지스터 1개와 축전기(capacitor, 전하를 담는 작은 양동이) 1개로 된다. 축전기에 전하가 차 있으면 1, 비어 있으면 0. 트랜지스터는 그 양동이를 여닫는 문 역할이다.
문제는 이 양동이가 조금씩 샌다는 것. 그냥 두면 전하가 빠져 데이터가 사라진다. 그래서 DRAM은 수시로(보통 수십 ms마다) 다시 채워준다. 이걸 리프레시(refresh)라 한다. "Dynamic"이라는 이름이 여기서 왔다. 전원을 끄면 당연히 다 사라진다(휘발성).
🔒 NAND 플래시: 전하를 "가둔다"
NAND는 특수한 트랜지스터를 쓴다. 게이트 안에 전하를 가두는 층(플로팅 게이트 등)이 있어서, 한 번 가둔 전하는 전원을 꺼도 빠져나가지 못한다. 그래서 비휘발성(전원 없어도 유지)이다. 대신 쓰고 지우는 데 높은 전압과 시간이 들어 DRAM보다 느리다.
| 방식 | 셀 하나에 저장하는 비트 | 특징 |
|---|---|---|
| SLC | 1비트 | 빠르고 오래감, 비쌈 |
| MLC / TLC / QLC | 2 / 3 / 4비트 | 한 셀에 더 많이 저장 → 싸지만 느리고 수명↓ |
🏗️ 3D 적층: 평면의 한계를 위로 뚫다
NAND도 더는 평면에서 좁히기 어려워지자, 셀을 수직으로 쌓기 시작했다. 요즘은 200층이 넘는 3D NAND가 나온다. 마치 단층 주택을 고층 아파트로 바꾼 것. 같은 바닥 면적에 훨씬 많은 저장 공간을 넣는다.
저장 밀도를 높이려 NAND는 위로 쌓는 길을 택했다. 이 '적층' 사고가 HBM(12장)으로도 이어진다.
한 걸음 더 · DRAM의 진짜 어려움은 '축전기'
DRAM 미세화의 병목은 트랜지스터가 아니라 축전기다. 셀이 작아져도 전하를 충분히 담으려면 일정 용량이 필요해서, 좁은 바닥에 깊은 우물을 파듯 세로로 긴 축전기를 세운다(가로가 안 되니 세로로). 그래서 DRAM은 NAND처럼 수백 층으로 막 쌓기가 어렵고, 미세화·재료(high-k 유전체) 싸움이 치열하다. 반면 HBM은 완성된 DRAM 칩 자체를 TSV로 8~12단 수직 적층해 대역폭을 폭발적으로 늘린 것 — 셀을 줄이는 대신 칩을 쌓는 다른 축의 해법이고, 그만큼 적층·본딩 검사가 수율을 좌우한다.칩 설계와 EDA
수백억 개 트랜지스터를 사람이 어떻게 그리나
트랜지스터가 수백억 개인데, 설마 하나하나 손으로 배치할까? 아니다. 거의 전부 소프트웨어가 한다. "반도체 안의 소프트웨어" 이야기다.
💻 칩 설계는 코딩에서 시작한다
엔지니어는 트랜지스터를 그리는 게 아니라, 하드웨어 기술 언어(HDL: Verilog, VHDL)로 회로의 "동작"을 코드처럼 기술한다. 이 추상 단계를 RTL(Register-Transfer Level)이라 한다. "이 신호가 들어오면 이렇게 처리하라"를 프로그래밍하듯 적는다.
⚙️ EDA: 코드를 실제 배치도로 바꾸는 자동화
그 코드를 실제 트랜지스터 배치와 배선으로 변환하는 거대한 소프트웨어가 EDA(Electronic Design Automation)다. 시높시스·케이던스가 이 시장을 지배한다. 전체 흐름은 이렇다.
🔬 검증(Verification)이 절반이다
칩은 한 번 만들면 고칠 수 없다(마스크·공정 비용이 수백억). 그래서 만들기 전에 소프트웨어로 철저히 시뮬레이션해 버그를 잡는다. 실제로 칩 프로젝트 인력의 절반 이상이 검증 엔지니어인 경우가 많다. 이건 본질적으로 소프트웨어 테스트·디버깅 문제다.
한 걸음 더 · 추상화 계층
소프트웨어에 "고수준 언어→어셈블리→기계어" 계층이 있듯, 하드웨어에도 동작(RTL) → 논리게이트 → 트랜지스터 → 물리 배치(레이아웃)의 추상화 계층이 있다. 사람은 위(RTL)에서 일하고, 아래로 내려가는 변환은 EDA가 자동화한다. 컴퓨터과학의 컴파일러와 똑같은 발상이다.전력·발열·클럭, 그리고 병렬화
왜 CPU는 더 안 빨라지고, GPU·AI로 갔나
2000년대 중반, 칩 발전의 방향이 크게 꺾였다. 이 장은 그 전환을 설명하고, 자연스럽게 AI 시대로 다리를 놓는다 (AI 완전정복의 출발점이기도 하다).
🔥 클럭의 벽 (Power Wall)
예전엔 클럭 속도(GHz)를 올려 칩을 빠르게 했다. 그런데 클럭을 올릴수록 동적 전력이 급증하고(전력은 대략 전압²·주파수에 비례), 14장에서 본 누설(정적 전력)까지 겹쳐 칩이 녹을 만큼 뜨거워졌다. 그래서 약 3~4GHz 부근에서 클럭 경쟁이 사실상 멈췄다. 이것이 파워 월(Power Wall)이다.
🧩 해법: 빠르게 대신 "여러 개로"
하나를 더 빠르게 못 하니, 여러 개를 동시에 돌리는 쪽으로 방향을 틀었다. 코어를 여럿 넣은 멀티코어 CPU, 그리고 작고 단순한 코어를 수천 개 넣어 같은 연산을 한꺼번에 처리하는 GPU가 부상했다.
| CPU | GPU | |
|---|---|---|
| 코어 | 강력한 코어 소수 (수~수십 개) | 단순한 코어 다수 (수천 개) |
| 잘하는 일 | 복잡하고 순차적인 작업 | 똑같은 계산을 대량 병렬로 |
| 비유 | 박사 몇 명 | 산수 잘하는 학생 수천 명 |
🤖 그래서 AI다
딥러닝의 핵심 연산은 거대한 행렬 곱셈인데, 이건 "같은 계산을 엄청나게 많이 동시에" 하는 일이다. GPU가 가장 잘하는 바로 그것. 그래서 GPU가 AI 혁명의 엔진이 됐고, 엔비디아가 시대의 중심에 섰다. 여기에 데이터를 빠르게 공급할 HBM(12장)이 짝을 이룬다.
🧱 메모리 월 (Memory Wall)
또 하나의 벽. 연산은 빨라졌는데 메모리에서 데이터를 가져오는 속도가 못 따라간다. 아무리 계산이 빨라도 데이터가 늦게 오면 코어가 논다. 이것이 메모리 월이고, HBM·고대역폭 메모리·칩렛이 이걸 푸는 시도다.
학부 수준 · 전력 밀도와 DVFS
파워 월의 본질은 전력 밀도(W/cm²)다. 동적 전력 P = C·V²·f에서, 데나드 스케일링이 살아있을 땐 미세화로 C와 V를 같이 낮춰 f를 올려도 단위면적 전력이 일정했다. 전압을 더 못 낮추게 되자(누설 때문에) 같은 면적에서 전력이 치솟아 핫플레이트 수준이 됐고, 그래서 클럭이 ~4GHz에서 멈췄다. 해법은 영리한 전력 관리다 — DVFS(동적 전압·주파수 조절)로 부하에 따라 V·f를 실시간 조절하고, 안 쓰는 블록은 전원을 끊는다(파워 게이팅). 설계 목표가 "최대 클럭"에서 "와트당 성능(perf/watt)"으로 바뀐 게 이 시대의 핵심이다.한 걸음 더 · 병렬화의 한계와 다크 실리콘
"코어를 많이"가 만능은 아니다. 암달의 법칙: 프로그램에 순차적으로만 돌아가는 부분이 단 10%만 있어도, 코어를 무한히 늘려도 최대 10배밖에 못 빨라진다. 그래서 병렬화가 잘 먹히는 작업(그래픽·딥러닝의 행렬곱)과 아닌 작업이 갈린다. 또 하나, 다크 실리콘(dark silicon) — 트랜지스터는 많이 넣었지만 전부 동시에 켜면 너무 뜨거워서, 칩의 상당 부분을 꺼둔 채 써야 한다. 그래서 요즘 칩은 범용 코어를 무작정 늘리기보다, 특정 작업에 특화된 가속기 (GPU·NPU·코덱 등)를 잔뜩 박아 그때그때 필요한 블록만 켜는 방향으로 간다.왜 칩이 "더 빠르게(클럭)" 대신 "여러 개(병렬)"로 갔나?
핵심 용어 사전
이것만 알면 대화가 끊기지 않는다
자주 나오는 용어를 한 번에 정리. 모르는 게 나오면 여기로 돌아오자.